シミュレーションテスト用FF

test_ff

`timescale 1ns / 1ps

// FF
module test_ff(
     input wire        clk
    ,input wire        rst_n
    ,input wire [31:0] i_data
    ,input wire        wren
    ,output reg [31:0] o_data
    );

   always @(posedge clk or negedge rst_n) begin
      if (!rst_n) begin
         o_data <= #1 {32{1'b0}};
      end
      else if (wren) begin
         o_data <= #1 i_data;
      end
   end
   
endmodule // test_ff