ikwzm

library ieee;
use     ieee.std_logic_1164.all;
use     ieee.numeric_std.all;
entity  ASYNC_FIFO is
    generic (
        DEPTH : integer := 4;
        WIDTH : integer := 3
    );
    port (
        RST   : in  std_logic;

ikwzm

scala-mode.el+emacs23 "**/" not exit comment mode

Emacs : GNU Emacs 23.2.1 (i486-pc-linux-gnu, GTK+ Version 2.20.0) of 2010-12-12 on raven, modified by Debian Package: Emacs Scala mode v0.5.99.5

次のような Scala ソースコードで

/**

ikwzm

vhdl-mode.el if begin at end of line then back to indention

オリジナルの vhdl-mode.el で VHDLコードを編集してると、今ひとつ begin 〜 end のインデントが気に入りません。 なぜか次のようになってしまいます。

process (CLK) begin
    if (CLK'event and CLK = '1') then
        :

:

ikwzm

GHDL=ghdl
GHDLFLAGS=--mb-comments
WORK=work

TEST_BENCH = test_bench \
             $(END_LIST)

all: $(TEST_BENCH)

clean:

ikwzm

GHDL=ghdl
GHDLFLAGS   =--mb-comments
GHDLRUNFLAGS=--mb-comments
WORK=work

TEST_BENCH = test_bench_depth08_rd3_wd3_we0 \
             test_bench_depth08_rd4_wd4_we0 \
             test_bench_depth08_rd5_wd5_we0 \
             test_bench_depth08_rd6_wd6_we3 \
             test_bench_depth08_rd3_wd4_we0 \

ikwzm

Synchronous Dual Port RAM VHDL RTL Model(using Xilinx Block RAM auto select).

単純なシンクロナスデュアルポートRAMのVHDL RTLモデルです。

Synchronous Dual Port RAM VHDL Behavior Model (https://gist.github.com/2145725) の論理合成用モデルです。Xilinx社のFPGAに対応しています。

機能確認はビヘイビアモデル(sdpram_model.vhd)を使って、Xilinx社のFPGA用に論理合成するときにはこのファイルに置き換えて使います。

Xilinx社のブロックRAMを使っています。どのブロックRAMを使うかはパラメータによって自動的に判別しています。

ikwzm

GHDL=ghdl
GHDLFLAGS=--mb-comments
WORK=work

TEST_BENCH = test_bench \
             $(END_LIST)

all: $(TEST_BENCH)

clean:

ikwzm

GHDL=ghdl
GHDLFLAGS=--mb-comments
WORK=work

TEST_BENCH = test_bench \
             $(END_LIST)

all: $(TEST_BENCH)

clean:

ikwzm

Synchronous Dual Port RAM VHDL RTL Model(using Altera altsyncram auto select).

単純なシンクロナスデュアルポートRAMのVHDL RTLモデルです。

Synchronous Dual Port RAM VHDL Behavior Model (https://gist.github.com/2145725) の論理合成用モデルです。Altera社のFPGAに対応しています。

機能確認はビヘイビアモデル(sdpram_model.vhd)を使って、Altera社のFPGA用に論理合成するときにはこのファイルに置き換えて使います。

Altera社のaltsyncramを使っています。

ikwzm

GHDL=ghdl
GHDLFLAGS   =--ieee=synopsys -fexplicit --mb-comments 
GHDLRUNFLAGS=--ieee=synopsys -fexplicit --mb-comments 
WORK=work

TEST_BENCH = test_bench \
             $(END_LIST)

all: $(TEST_BENCH)