Flip Flop tipo D VHDL

d_ff.vhd

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity d_ff is
	port(
		clk: in std_logic; --declaración de señal de reloj
		d: in std_logic;
		q: out std_logic
	);
end d_ff;

architecture arch_dff of d_ff is
begin
	process(clk)--proceso toma en cuenta únicamente la señal clk
	begin
		if (clk'event and clk='1') then --se ejecuta en un cambio de la señal clk, cuando =1
			q<=d;
		end if;
	end process;
end arch_dff;