- 生きた
- DRAM controllerの動作確認の用意を進めた
- SDRAM testerを作った
- がtesterの動作確認がC++でもまだ
- 次にDRAM controllerを実機で確認
- だめならZeptRAMを実機に繋ぐ
- asyncronousは全然まだ
- 死んだ
- cacheをgaiaから持ってこいと言われた
- やった
- bus protocolとかを追記した
- AXIかは知らないがwasabizが言ってた
- bus protocolをみたしていることのtestはまだ書いていない
- 線はまだ外に出していない
- wasabiz stubを書き変えた
- Memで実装していたのでSeqMemにしようかな
- 最終的に分散RAMじゃだめだよね?
- なお今週とは言っていない
- aqua-x2のコア部分を作ったっぽい
- chisel uartのIOをBundleではなくそういうclassを作ろう