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@Ravenslofty

Ravenslofty/quartus.txt

Created April 26, 2020 19:08
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Quartus vs Yosys without DSP vs Yosys with DSP
Raw
quartus.txt
+------------------------------------------------------------------------------------------------------------------------+
; Fitter Partition Statistics ;
+-------------------------------------------------------------+-------------------------+--------------------------------+
; Statistic ; Top ; hard_block:auto_generated_inst ;
+-------------------------------------------------------------+-------------------------+--------------------------------+
; Logic utilization (ALMs needed / total ALMs on device) ; 3123 / 113560 ( 3 % ) ; 0 / 113560 ( 0 % ) ;
; ALMs needed [=A-B+C] ; 3123 ; 0 ;
; [A] ALMs used in final placement [=a+b+c+d] ; 4153 / 113560 ( 4 % ) ; 0 / 113560 ( 0 % ) ;
; [a] ALMs used for LUT logic and registers ; 1964 ; 0 ;
; [b] ALMs used for LUT logic ; 3 ; 0 ;
; [c] ALMs used for registers ; 2186 ; 0 ;
; [d] ALMs used for memory (up to half of total ALMs) ; 0 ; 0 ;
; [B] Estimate of ALMs recoverable by dense packing ; 1030 / 113560 ( < 1 % ) ; 0 / 113560 ( 0 % ) ;
; [C] Estimate of ALMs unavailable [=a+b+c+d] ; 0 / 113560 ( 0 % ) ; 0 / 113560 ( 0 % ) ;
; [a] Due to location constrained logic ; 0 ; 0 ;
; [b] Due to LAB-wide signal conflicts ; 0 ; 0 ;
; [c] Due to LAB input limits ; 0 ; 0 ;
; [d] Due to virtual I/Os ; 0 ; 0 ;
; ; ; ;
; Difficulty packing design ; Low ; Low ;
; ; ; ;
; Total LABs: partially or completely used ; 635 / 11356 ( 6 % ) ; 0 / 11356 ( 0 % ) ;
; -- Logic LABs ; 635 ; 0 ;
; -- Memory LABs (up to half of total LABs) ; 0 ; 0 ;
; ; ; ;
; Combinational ALUT usage for logic ; 3933 ; 0 ;
; -- 7 input functions ; 0 ; 0 ;
; -- 6 input functions ; 0 ; 0 ;
; -- 5 input functions ; 0 ; 0 ;
; -- 4 input functions ; 0 ; 0 ;
; -- <=3 input functions ; 3933 ; 0 ;
; Combinational ALUT usage for route-throughs ; 3037 ; 0 ;
; Memory ALUT usage ; 0 ; 0 ;
; -- 64-address deep ; 0 ; 0 ;
; -- 32-address deep ; 0 ; 0 ;
; ; ; ;
; Dedicated logic registers ; 0 ; 0 ;
; -- By type: ; ; ;
; -- Primary logic registers ; 8299 / 227120 ( 4 % ) ; 0 / 227120 ( 0 % ) ;
; -- Secondary logic registers ; 258 / 227120 ( < 1 % ) ; 0 / 227120 ( 0 % ) ;
; -- By function: ; ; ;
; -- Design implementation registers ; 8557 ; 0 ;
; -- Routing optimization registers ; 0 ; 0 ;
; ; ; ;
; ; ; ;
; Virtual pins ; 0 ; 0 ;
; I/O pins ; 59 ; 0 ;
; I/O registers ; 0 ; 0 ;
; Total block memory bits ; 0 ; 0 ;
; Total block memory implementation bits ; 0 ; 0 ;
; DSP block ; 128 / 342 ( 37 % ) ; 0 / 342 ( 0 % ) ;
; Clock enable block ; 1 / 128 ( < 1 % ) ; 0 / 128 ( 0 % ) ;
; ; ; ;
; Connections ; ; ;
; -- Input Connections ; 0 ; 0 ;
; -- Registered Input Connections ; 0 ; 0 ;
; -- Output Connections ; 0 ; 0 ;
; -- Registered Output Connections ; 0 ; 0 ;
; ; ; ;
; Internal Connections ; ; ;
; -- Total Connections ; 52492 ; 0 ;
; -- Registered Connections ; 11842 ; 0 ;
; ; ; ;
; External Connections ; ; ;
; -- Top ; 0 ; 0 ;
; -- hard_block:auto_generated_inst ; 0 ; 0 ;
; ; ; ;
; Partition Interface ; ; ;
; -- Input Ports ; 28 ; 0 ;
; -- Output Ports ; 31 ; 0 ;
; -- Bidir Ports ; 0 ; 0 ;
; ; ; ;
; Registered Ports ; ; ;
; -- Registered Input Ports ; 0 ; 0 ;
; -- Registered Output Ports ; 0 ; 0 ;
; ; ; ;
; Port Connectivity ; ; ;
; -- Input Ports driven by GND ; 0 ; 0 ;
; -- Output Ports driven by GND ; 0 ; 0 ;
; -- Input Ports driven by VCC ; 0 ; 0 ;
; -- Output Ports driven by VCC ; 0 ; 0 ;
; -- Input Ports with no Source ; 0 ; 0 ;
; -- Output Ports with no Source ; 0 ; 0 ;
; -- Input Ports with no Fanout ; 0 ; 0 ;
; -- Output Ports with no Fanout ; 0 ; 0 ;
+-------------------------------------------------------------+-------------------------+--------------------------------+
+--------------------------------------------------+
; Slow 1100mV 85C Model Fmax Summary ;
+------------+-----------------+------------+------+
; Fmax ; Restricted Fmax ; Clock Name ; Note ;
+------------+-----------------+------------+------+
; 151.65 MHz ; 151.65 MHz ; i_clk ; ;
+------------+-----------------+------------+------+
Raw
yosys-dsp.txt
=== fastfir_dynamictaps ===
Number of wires: 16949
Number of wire bits: 28107
Number of public wires: 16949
Number of public wire bits: 28107
Number of memories: 0
Number of memory bits: 0
Number of processes: 0
Number of cells: 21197
MISTRAL_ALUT3 1536
MISTRAL_ALUT4 7033
MISTRAL_ALUT_ARITH 3931
MISTRAL_FF 8569
MISTRAL_MUL18X19 128
+----------------------------------------------------------------------------------------------------------------------+
; Fitter Partition Statistics ;
+-------------------------------------------------------------+-----------------------+--------------------------------+
; Statistic ; Top ; hard_block:auto_generated_inst ;
+-------------------------------------------------------------+-----------------------+--------------------------------+
; Logic utilization (ALMs needed / total ALMs on device) ; 6251 / 113560 ( 6 % ) ; 0 / 113560 ( 0 % ) ;
; ALMs needed [=A-B+C] ; 6251 ; 0 ;
; [A] ALMs used in final placement [=a+b+c+d] ; 6253 / 113560 ( 6 % ) ; 0 / 113560 ( 0 % ) ;
; [a] ALMs used for LUT logic and registers ; 4283 ; 0 ;
; [b] ALMs used for LUT logic ; 1968 ; 0 ;
; [c] ALMs used for registers ; 2 ; 0 ;
; [d] ALMs used for memory (up to half of total ALMs) ; 0 ; 0 ;
; [B] Estimate of ALMs recoverable by dense packing ; 2 / 113560 ( < 1 % ) ; 0 / 113560 ( 0 % ) ;
; [C] Estimate of ALMs unavailable [=a+b+c+d] ; 0 / 113560 ( 0 % ) ; 0 / 113560 ( 0 % ) ;
; [a] Due to location constrained logic ; 0 ; 0 ;
; [b] Due to LAB-wide signal conflicts ; 0 ; 0 ;
; [c] Due to LAB input limits ; 0 ; 0 ;
; [d] Due to virtual I/Os ; 0 ; 0 ;
; ; ; ;
; Difficulty packing design ; Low ; Low ;
; ; ; ;
; Total LABs: partially or completely used ; 1241 / 11356 ( 11 % ) ; 0 / 11356 ( 0 % ) ;
; -- Logic LABs ; 1241 ; 0 ;
; -- Memory LABs (up to half of total LABs) ; 0 ; 0 ;
; ; ; ;
; Combinational ALUT usage for logic ; 12501 ; 0 ;
; -- 7 input functions ; 0 ; 0 ;
; -- 6 input functions ; 0 ; 0 ;
; -- 5 input functions ; 0 ; 0 ;
; -- 4 input functions ; 7033 ; 0 ;
; -- <=3 input functions ; 5468 ; 0 ;
; Combinational ALUT usage for route-throughs ; 1 ; 0 ;
; Memory ALUT usage ; 0 ; 0 ;
; -- 64-address deep ; 0 ; 0 ;
; -- 32-address deep ; 0 ; 0 ;
; ; ; ;
; Dedicated logic registers ; 0 ; 0 ;
; -- By type: ; ; ;
; -- Primary logic registers ; 8569 / 227120 ( 4 % ) ; 0 / 227120 ( 0 % ) ;
; -- Secondary logic registers ; 0 / 227120 ( 0 % ) ; 0 / 227120 ( 0 % ) ;
; -- By function: ; ; ;
; -- Design implementation registers ; 8569 ; 0 ;
; -- Routing optimization registers ; 0 ; 0 ;
; ; ; ;
; ; ; ;
; Virtual pins ; 0 ; 0 ;
; I/O pins ; 59 ; 0 ;
; I/O registers ; 0 ; 0 ;
; Total block memory bits ; 0 ; 0 ;
; Total block memory implementation bits ; 0 ; 0 ;
; DSP block ; 128 / 342 ( 37 % ) ; 0 / 342 ( 0 % ) ;
; Clock enable block ; 1 / 128 ( < 1 % ) ; 0 / 128 ( 0 % ) ;
; ; ; ;
; Connections ; ; ;
; -- Input Connections ; 0 ; 0 ;
; -- Registered Input Connections ; 0 ; 0 ;
; -- Output Connections ; 0 ; 0 ;
; -- Registered Output Connections ; 0 ; 0 ;
; ; ; ;
; Internal Connections ; ; ;
; -- Total Connections ; 66372 ; 0 ;
; -- Registered Connections ; 18010 ; 0 ;
; ; ; ;
; External Connections ; ; ;
; -- Top ; 0 ; 0 ;
; -- hard_block:auto_generated_inst ; 0 ; 0 ;
; ; ; ;
; Partition Interface ; ; ;
; -- Input Ports ; 28 ; 0 ;
; -- Output Ports ; 31 ; 0 ;
; -- Bidir Ports ; 0 ; 0 ;
; ; ; ;
; Registered Ports ; ; ;
; -- Registered Input Ports ; 0 ; 0 ;
; -- Registered Output Ports ; 0 ; 0 ;
; ; ; ;
; Port Connectivity ; ; ;
; -- Input Ports driven by GND ; 0 ; 0 ;
; -- Output Ports driven by GND ; 0 ; 0 ;
; -- Input Ports driven by VCC ; 0 ; 0 ;
; -- Output Ports driven by VCC ; 0 ; 0 ;
; -- Input Ports with no Source ; 0 ; 0 ;
; -- Output Ports with no Source ; 0 ; 0 ;
; -- Input Ports with no Fanout ; 0 ; 0 ;
; -- Output Ports with no Fanout ; 0 ; 0 ;
+-------------------------------------------------------------+-----------------------+--------------------------------+
+-------------------------------------------------+
; Slow 1100mV 85C Model Fmax Summary ;
+-----------+-----------------+------------+------+
; Fmax ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 145.1 MHz ; 145.1 MHz ; i_clk ; ;
+-----------+-----------------+------------+------+
Raw
yosys-nodsp.txt
=== fastfir_dynamictaps ===
Number of wires: 59444
Number of wire bits: 67658
Number of public wires: 59444
Number of public wire bits: 67658
Number of memories: 0
Number of memory bits: 0
Number of processes: 0
Number of cells: 63692
MISTRAL_ALUT2 5651
MISTRAL_ALUT3 8307
MISTRAL_ALUT4 16415
MISTRAL_ALUT5 13344
MISTRAL_ALUT6 7475
MISTRAL_ALUT_ARITH 3931
MISTRAL_FF 8569
+------------------------------------------------------------------------------------------------------------------------+
; Fitter Partition Statistics ;
+-------------------------------------------------------------+-------------------------+--------------------------------+
; Statistic ; Top ; hard_block:auto_generated_inst ;
+-------------------------------------------------------------+-------------------------+--------------------------------+
; Logic utilization (ALMs needed / total ALMs on device) ; 31304 / 113560 ( 28 % ) ; 0 / 113560 ( 0 % ) ;
; ALMs needed [=A-B+C] ; 31304 ; 0 ;
; [A] ALMs used in final placement [=a+b+c+d] ; 32489 / 113560 ( 29 % ) ; 0 / 113560 ( 0 % ) ;
; [a] ALMs used for LUT logic and registers ; 4008 ; 0 ;
; [b] ALMs used for LUT logic ; 28204 ; 0 ;
; [c] ALMs used for registers ; 277 ; 0 ;
; [d] ALMs used for memory (up to half of total ALMs) ; 0 ; 0 ;
; [B] Estimate of ALMs recoverable by dense packing ; 1185 / 113560 ( 1 % ) ; 0 / 113560 ( 0 % ) ;
; [C] Estimate of ALMs unavailable [=a+b+c+d] ; 0 / 113560 ( 0 % ) ; 0 / 113560 ( 0 % ) ;
; [a] Due to location constrained logic ; 0 ; 0 ;
; [b] Due to LAB-wide signal conflicts ; 0 ; 0 ;
; [c] Due to LAB input limits ; 0 ; 0 ;
; [d] Due to virtual I/Os ; 0 ; 0 ;
; ; ; ;
; Difficulty packing design ; Low ; Low ;
; ; ; ;
; Total LABs: partially or completely used ; 3837 / 11356 ( 34 % ) ; 0 / 11356 ( 0 % ) ;
; -- Logic LABs ; 3837 ; 0 ;
; -- Memory LABs (up to half of total LABs) ; 0 ; 0 ;
; ; ; ;
; Combinational ALUT usage for logic ; 55124 ; 0 ;
; -- 7 input functions ; 0 ; 0 ;
; -- 6 input functions ; 7475 ; 0 ;
; -- 5 input functions ; 13344 ; 0 ;
; -- 4 input functions ; 16415 ; 0 ;
; -- <=3 input functions ; 17890 ; 0 ;
; Combinational ALUT usage for route-throughs ; 4 ; 0 ;
; Memory ALUT usage ; 0 ; 0 ;
; -- 64-address deep ; 0 ; 0 ;
; -- 32-address deep ; 0 ; 0 ;
; ; ; ;
; Dedicated logic registers ; 0 ; 0 ;
; -- By type: ; ; ;
; -- Primary logic registers ; 8569 / 227120 ( 4 % ) ; 0 / 227120 ( 0 % ) ;
; -- Secondary logic registers ; 0 / 227120 ( 0 % ) ; 0 / 227120 ( 0 % ) ;
; -- By function: ; ; ;
; -- Design implementation registers ; 8569 ; 0 ;
; -- Routing optimization registers ; 0 ; 0 ;
; ; ; ;
; ; ; ;
; Virtual pins ; 0 ; 0 ;
; I/O pins ; 59 ; 0 ;
; I/O registers ; 0 ; 0 ;
; Total block memory bits ; 0 ; 0 ;
; Total block memory implementation bits ; 0 ; 0 ;
; Clock enable block ; 1 / 128 ( < 1 % ) ; 0 / 128 ( 0 % ) ;
; ; ; ;
; Connections ; ; ;
; -- Input Connections ; 0 ; 0 ;
; -- Registered Input Connections ; 0 ; 0 ;
; -- Output Connections ; 0 ; 0 ;
; -- Registered Output Connections ; 0 ; 0 ;
; ; ; ;
; Internal Connections ; ; ;
; -- Total Connections ; 242352 ; 0 ;
; -- Registered Connections ; 56750 ; 0 ;
; ; ; ;
; External Connections ; ; ;
; -- Top ; 0 ; 0 ;
; -- hard_block:auto_generated_inst ; 0 ; 0 ;
; ; ; ;
; Partition Interface ; ; ;
; -- Input Ports ; 28 ; 0 ;
; -- Output Ports ; 31 ; 0 ;
; -- Bidir Ports ; 0 ; 0 ;
; Registered Ports ; ; ;
; -- Registered Input Ports ; 0 ; 0 ;
; -- Registered Output Ports ; 0 ; 0 ;
; ; ; ;
; Port Connectivity ; ; ;
; -- Input Ports driven by GND ; 0 ; 0 ;
; -- Output Ports driven by GND ; 0 ; 0 ;
; -- Input Ports driven by VCC ; 0 ; 0 ;
; -- Output Ports driven by VCC ; 0 ; 0 ;
; -- Input Ports with no Source ; 0 ; 0 ;
; -- Output Ports with no Source ; 0 ; 0 ;
; -- Input Ports with no Fanout ; 0 ; 0 ;
; -- Output Ports with no Fanout ; 0 ; 0 ;
+-------------------------------------------------------------+-------------------------+--------------------------------+
+------------------------------------------------+
; Slow 1100mV 85C Model Fmax Summary ;
+----------+-----------------+------------+------+
; Fmax ; Restricted Fmax ; Clock Name ; Note ;
+----------+-----------------+------------+------+
; 94.6 MHz ; 94.6 MHz ; i_clk ; ;
+----------+-----------------+------------+------+
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