SysElec

syselec.py

PLL =
Passe bas +
comparateur phase +
VCO +
Suiveur
Kd = Vc/pi (gain comparateur phase)

hz -> rad.s^-1 -> rad
   *2pi       *1/p

to = RC
Wc = 1/to =2*pi*Fc
Filtre passe bas
1/(RCp+1)

margePhase45
BO + F(p)

arg(Hbo(jw))

syselec_2.py

Oscil Quartz

Fo = freq Quartz

pas = Fo/M
F0*1/M = Fs*1/N
F0/M = Fs/N

M = F0/pas
N = (Fs*M)/F0

to = RC
ordre 1 = filtre trop élever 20dB
ordre 2 40dB, meilleur

"pas" plus petit, fc plus basse, syst
plus lent
w = 1/to

syselec_3.py

Oscillateur

R + R//C//L = passe bande
(schema equivalent quartz)

AOP + Filtre
A & B
Critère barkausen
A*B = 1
mod(A*B) = 1
arg(A*B) = 0

A & B = deux fonctions/blocs

Penser à annuler dénominateur
LCj^2w^2+1 = 0
quand
w = 1/sqr(LC)
puis simplifier

Si Ru = R0, critère validé

syselec_4.py

trouver Ws et Wp
Wm = 1/sqr(LC)
Wp = Wm*sqr((Cm+C0)/C0)

Gain = dVs/dVe

syselec_5.py

Modulation numérique
M = 2^n
n = nb de bit
M = nb de symbole

S/N = Signal/Bruit

QAM16 = 4 bits 2^4 = 16
Rmax = 2*D
(Limite nb baud max théorik)
(Nyquist)
D = bande passante du support

Debitmax = D*log(1+S/N)/log(2)
Rmax * nb bit = débit binaire théorique

syselec_6.py

ASK = amplitude
D = peut être débit binaire

efficacité = n = D/B

elevé au carré 
+ filtre LP
+ AOP Seuil


FSK = fréquence
Utilise VCO

LP -> produit signal filtré * modulé
-> LP (moyenne)
-> AOP Seuil

BPSK (Décalage phase)
Ex:
0 = sin(wt+pi)
1 = sin(wt)

porteuse cos(wt)

démodul:
porteuse*signal
-> LP (moyenne)
-> AOP seuil

syselec_7.py

I = phase ou aps
Q = quadrature
Ts = temps symbole
Fs = 1/Ts

Formule :
Sm(t) = somme((Ak+jbk) f(t-kT))
Si I only :
Sm(t) = somme(Ak*h(t-kT)*sin(w0*t) )