Skip to content

Instantly share code, notes, and snippets.

@regehr

regehr/gist:a428f164ae60ff783e5872d5efc5416e

Created April 24, 2018 21:55
Show Gist options
  • Save regehr/a428f164ae60ff783e5872d5efc5416e to your computer and use it in GitHub Desktop.
Save regehr/a428f164ae60ff783e5872d5efc5416e to your computer and use it in GitHub Desktop.
Download ZIP
souper constants from wasm_lua_scimark.c.wasm
Raw
gistfile1.txt
; RHS inferred successfully
%0:i32 = var
%1:i32 = add 8:i32, %0
%2:i1 = eq 0:i32, %1
pc %2 1:i1
%3:i32 = add 4:i32, %0
cand %3 4294967292:i32
; RHS inferred successfully
%0:i32 = var
%1:i32 = add 4294967009:i32, %0
%2:i1 = ult %1, 3:i32
pc %2 1:i1
%3:i32 = add 0:i32, 1:i32
cand %3 1:i32
; RHS inferred successfully
%0:i32 = var
%1:i32 = add 4294967009:i32, %0
%2:i1 = ult %1, 3:i32
pc %2 1:i1
%3:i32 = add 0:i32, 0:i32
cand %3 0:i32
; RHS inferred successfully
%0:i32 = add 0:i32, 1:i32
cand %0 1:i32
; RHS inferred successfully
%0:i32 = var
%1:i32 = mul 0:i32, %0
cand %1 0:i32
; RHS inferred successfully
%0:i32 = var
%1:i32 = mul 0:i32, %0
cand %1 0:i32
; RHS inferred successfully
%0:i32 = var
%1:i32 = mul 0:i32, %0
cand %1 0:i32
; RHS inferred successfully
%0:i32 = var
%1:i32 = mul 0:i32, %0
%2:i1 = ne 0:i32, %1
cand %2 0:i1
; RHS inferred successfully
%0:i32 = var
%1:i32 = mul 0:i32, %0
cand %1 0:i32
; RHS inferred successfully
%0:i32 = add 0:i32, 4294967295:i32
cand %0 4294967295:i32
; RHS inferred successfully
%0:i1 = sle 1000000:i32, 0:i32
cand %0 0:i1
; RHS inferred successfully
%0:i32 = add 0:i32, 320:i32
cand %0 320:i32
; RHS inferred successfully
%0:i32 = var
%1:i32 = or 32:i32, %0
%2:i32 = add 4294967199:i32, %1
%3:i1 = ult %2, 26:i32
%4:i32 = zext %3
%5:i1 = ult %4, 32:i32
cand %5 1:i1
; RHS inferred successfully
%0:i32 = var
%1:i32 = or 32:i32, %0
%2:i32 = add 4294967199:i32, %1
%3:i1 = ult %2, 26:i32
%4:i32 = zext %3
%5:i1 = eq 127:i32, %4
cand %5 0:i1
; RHS inferred successfully
%0:i32 = var
%1:i32 = or 32:i32, %0
%2:i32 = add 4294967199:i32, %1
%3:i1 = ult %2, 26:i32
%4:i32 = zext %3
%5:i1 = eq 127:i32, %4
%6:i32 = zext %5
%7:i1 = ult %4, 32:i32
%8:i32 = zext %7
%9:i32 = or %6, %8
cand %9 1:i32
; RHS inferred successfully
%0:i32 = var
%1:i32 = or 32:i32, %0
%2:i32 = add 4294967199:i32, %1
%3:i1 = ult %2, 26:i32
%4:i32 = zext %3
%5:i1 = eq 127:i32, %4
%6:i32 = zext %5
%7:i1 = ult %4, 32:i32
%8:i32 = zext %7
%9:i32 = or %6, %8
cand %9 1:i32
; RHS inferred successfully
%0:i32 = var
%1:i32 = or 32:i32, %0
%2:i32 = add 4294967199:i32, %1
%3:i1 = ult %2, 26:i32
%4:i32 = zext %3
%5:i1 = eq 127:i32, %4
%6:i32 = zext %5
%7:i1 = ult %4, 32:i32
%8:i32 = zext %7
%9:i32 = or %6, %8
%10:i32 = add 4294967248:i32, %9
cand %10 4294967249:i32
; RHS inferred successfully
%0:i32 = var
%1:i32 = or 32:i32, %0
%2:i32 = add 4294967199:i32, %1
%3:i1 = ult %2, 26:i32
%4:i32 = zext %3
%5:i1 = eq 127:i32, %4
%6:i32 = zext %5
%7:i1 = ult %4, 32:i32
%8:i32 = zext %7
%9:i32 = or %6, %8
%10:i32 = add 4294967248:i32, %9
%11:i1 = ult %10, 10:i32
cand %11 0:i1
; RHS inferred successfully
%0:i32 = var
%1:i32 = or 32:i32, %0
%2:i32 = add 4294967199:i32, %1
%3:i1 = ult %2, 26:i32
%4:i32 = zext %3
%5:i1 = eq 127:i32, %4
%6:i32 = zext %5
%7:i1 = ult %4, 32:i32
%8:i32 = zext %7
%9:i32 = or %6, %8
%10:i32 = add 4294967248:i32, %9
%11:i1 = ult %10, 10:i32
cand %11 0:i1
; RHS inferred successfully
%0:i32 = var
%1:i32 = or 32:i32, %0
%2:i32 = add 4294967199:i32, %1
%3:i1 = ult %2, 26:i32
%4:i32 = zext %3
%5:i1 = eq 127:i32, %4
%6:i32 = zext %5
%7:i1 = ult %4, 32:i32
%8:i32 = zext %7
%9:i32 = or %6, %8
%10:i32 = add 4294967248:i32, %9
%11:i1 = ult %10, 10:i32
%12:i32 = zext %11
%13:i32 = add 4294967263:i32, %12
cand %13 4294967263:i32
; RHS inferred successfully
%0:i32 = var
%1:i32 = or 32:i32, %0
%2:i32 = add 4294967199:i32, %1
%3:i1 = ult %2, 26:i32
%4:i32 = zext %3
%5:i1 = eq 127:i32, %4
%6:i32 = zext %5
%7:i1 = ult %4, 32:i32
%8:i32 = zext %7
%9:i32 = or %6, %8
%10:i32 = add 4294967248:i32, %9
%11:i1 = ult %10, 10:i32
%12:i32 = zext %11
%13:i32 = add 4294967263:i32, %12
%14:i1 = ult %13, 94:i32
cand %14 0:i1
; RHS inferred successfully
%0:i32 = var
%1:i32 = or 32:i32, %0
%2:i32 = add 4294967199:i32, %1
%3:i1 = ult %2, 26:i32
%4:i32 = zext %3
%5:i1 = eq 127:i32, %4
%6:i32 = zext %5
%7:i1 = ult %4, 32:i32
%8:i32 = zext %7
%9:i32 = or %6, %8
%10:i32 = add 4294967248:i32, %9
%11:i1 = ult %10, 10:i32
%12:i32 = zext %11
%13:i32 = add 4294967263:i32, %12
%14:i1 = ult %13, 94:i32
cand %14 0:i1
; RHS inferred successfully
%0:i32 = var
%1:i32 = or 32:i32, %0
%2:i32 = add 4294967199:i32, %1
%3:i1 = ult %2, 26:i32
%4:i32 = zext %3
%5:i1 = eq 127:i32, %4
%6:i32 = zext %5
%7:i1 = ult %4, 32:i32
%8:i32 = zext %7
%9:i32 = or %6, %8
%10:i32 = add 4294967248:i32, %9
%11:i1 = ult %10, 10:i32
%12:i32 = zext %11
%13:i32 = add 4294967263:i32, %12
%14:i1 = ult %13, 94:i32
%15:i32 = zext %14
%16:i32 = add 4294967199:i32, %15
cand %16 4294967199:i32
; RHS inferred successfully
%0:i32 = var
%1:i32 = or 32:i32, %0
%2:i32 = add 4294967199:i32, %1
%3:i1 = ult %2, 26:i32
%4:i32 = zext %3
%5:i1 = eq 127:i32, %4
%6:i32 = zext %5
%7:i1 = ult %4, 32:i32
%8:i32 = zext %7
%9:i32 = or %6, %8
%10:i32 = add 4294967248:i32, %9
%11:i1 = ult %10, 10:i32
%12:i32 = zext %11
%13:i32 = add 4294967263:i32, %12
%14:i1 = ult %13, 94:i32
%15:i32 = zext %14
%16:i32 = add 4294967199:i32, %15
%17:i1 = ult %16, 26:i32
cand %17 0:i1
; RHS inferred successfully
%0:i32 = var
%1:i32 = or 32:i32, %0
%2:i32 = add 4294967199:i32, %1
%3:i1 = ult %2, 26:i32
%4:i32 = zext %3
%5:i1 = eq 127:i32, %4
%6:i32 = zext %5
%7:i1 = ult %4, 32:i32
%8:i32 = zext %7
%9:i32 = or %6, %8
%10:i32 = add 4294967248:i32, %9
%11:i1 = ult %10, 10:i32
%12:i32 = zext %11
%13:i32 = add 4294967263:i32, %12
%14:i1 = ult %13, 94:i32
%15:i32 = zext %14
%16:i32 = add 4294967199:i32, %15
%17:i1 = ult %16, 26:i32
cand %17 0:i1
; RHS inferred successfully
%0:i32 = var
%1:i32 = or 32:i32, %0
%2:i32 = add 4294967199:i32, %1
%3:i1 = ult %2, 26:i32
%4:i32 = zext %3
%5:i1 = eq 127:i32, %4
%6:i32 = zext %5
%7:i1 = ult %4, 32:i32
%8:i32 = zext %7
%9:i32 = or %6, %8
%10:i32 = add 4294967248:i32, %9
%11:i1 = ult %10, 10:i32
%12:i32 = zext %11
%13:i32 = add 4294967263:i32, %12
%14:i1 = ult %13, 94:i32
%15:i32 = zext %14
%16:i32 = add 4294967199:i32, %15
%17:i1 = ult %16, 26:i32
cand %17 0:i1
; RHS inferred successfully
%0:i32 = var
%1:i32 = or 32:i32, %0
%2:i32 = add 4294967199:i32, %1
%3:i1 = ult %2, 26:i32
%4:i32 = zext %3
%5:i1 = eq 127:i32, %4
%6:i32 = zext %5
%7:i1 = ult %4, 32:i32
%8:i32 = zext %7
%9:i32 = or %6, %8
%10:i32 = add 4294967248:i32, %9
%11:i1 = ult %10, 10:i32
%12:i32 = zext %11
%13:i32 = add 4294967263:i32, %12
%14:i1 = ult %13, 94:i32
%15:i32 = zext %14
%16:i32 = add 4294967199:i32, %15
%17:i1 = ult %16, 26:i32
%18:i32 = zext %17
%19:i32 = add 4294967263:i32, %18
cand %19 4294967263:i32
; RHS inferred successfully
%0:i32 = var
%1:i32 = or 32:i32, %0
%2:i32 = add 4294967199:i32, %1
%3:i1 = ult %2, 26:i32
%4:i32 = zext %3
%5:i1 = eq 127:i32, %4
%6:i32 = zext %5
%7:i1 = ult %4, 32:i32
%8:i32 = zext %7
%9:i32 = or %6, %8
%10:i32 = add 4294967248:i32, %9
%11:i1 = ult %10, 10:i32
%12:i32 = zext %11
%13:i32 = add 4294967263:i32, %12
%14:i1 = ult %13, 94:i32
%15:i32 = zext %14
%16:i32 = add 4294967199:i32, %15
%17:i1 = ult %16, 26:i32
%18:i32 = zext %17
%19:i32 = add 4294967263:i32, %18
%20:i1 = ult %19, 94:i32
cand %20 0:i1
; RHS inferred successfully
%0:i32 = var
%1:i32 = or 32:i32, %0
%2:i32 = add 4294967199:i32, %1
%3:i1 = ult %2, 26:i32
%4:i32 = zext %3
%5:i1 = eq 127:i32, %4
%6:i32 = zext %5
%7:i1 = ult %4, 32:i32
%8:i32 = zext %7
%9:i32 = or %6, %8
%10:i32 = add 4294967248:i32, %9
%11:i1 = ult %10, 10:i32
%12:i32 = zext %11
%13:i32 = add 4294967263:i32, %12
%14:i1 = ult %13, 94:i32
%15:i32 = zext %14
%16:i32 = add 4294967199:i32, %15
%17:i1 = ult %16, 26:i32
%18:i32 = zext %17
%19:i32 = add 4294967263:i32, %18
%20:i1 = ult %19, 94:i32
pc %20 1:i1
cand %17 0:i1
; RHS inferred successfully
%0:i32 = var
%1:i32 = or 32:i32, %0
%2:i32 = add 4294967199:i32, %1
%3:i1 = ult %2, 26:i32
%4:i32 = zext %3
%5:i1 = eq 127:i32, %4
%6:i32 = zext %5
%7:i1 = ult %4, 32:i32
%8:i32 = zext %7
%9:i32 = or %6, %8
%10:i32 = add 4294967248:i32, %9
%11:i1 = ult %10, 10:i32
%12:i32 = zext %11
%13:i32 = add 4294967263:i32, %12
%14:i1 = ult %13, 94:i32
%15:i32 = zext %14
%16:i32 = add 4294967199:i32, %15
%17:i1 = ult %16, 26:i32
%18:i32 = zext %17
%19:i32 = add 4294967263:i32, %18
%20:i1 = ult %19, 94:i32
pc %20 1:i1
%21:i32 = add 4294967248:i32, %18
cand %21 0:i32
; RHS inferred successfully
%0:i32 = var
%1:i32 = or 32:i32, %0
%2:i32 = add 4294967199:i32, %1
%3:i1 = ult %2, 26:i32
%4:i32 = zext %3
%5:i1 = eq 127:i32, %4
%6:i32 = zext %5
%7:i1 = ult %4, 32:i32
%8:i32 = zext %7
%9:i32 = or %6, %8
%10:i32 = add 4294967248:i32, %9
%11:i1 = ult %10, 10:i32
%12:i32 = zext %11
%13:i32 = add 4294967263:i32, %12
%14:i1 = ult %13, 94:i32
%15:i32 = zext %14
%16:i32 = add 4294967199:i32, %15
%17:i1 = ult %16, 26:i32
%18:i32 = zext %17
%19:i32 = add 4294967263:i32, %18
%20:i1 = ult %19, 94:i32
pc %20 1:i1
%21:i32 = add 4294967248:i32, %18
%22:i1 = ult %21, 10:i32
cand %22 0:i1
; RHS inferred successfully
%0:i32 = var
%1:i32 = or 32:i32, %0
%2:i32 = add 4294967199:i32, %1
%3:i1 = ult %2, 26:i32
%4:i32 = zext %3
%5:i1 = eq 127:i32, %4
%6:i32 = zext %5
%7:i1 = ult %4, 32:i32
%8:i32 = zext %7
%9:i32 = or %6, %8
%10:i32 = add 4294967248:i32, %9
%11:i1 = ult %10, 10:i32
%12:i32 = zext %11
%13:i32 = add 4294967263:i32, %12
%14:i1 = ult %13, 94:i32
%15:i32 = zext %14
%16:i32 = add 4294967199:i32, %15
%17:i1 = ult %16, 26:i32
%18:i32 = zext %17
%19:i32 = add 4294967248:i32, %18
%20:i1 = ult %19, 10:i32
%21:i32 = zext %20
%22:i1 = eq 0:i32, %21
pc %22 1:i1
%23:i32 = add 4294967263:i32, %18
%24:i1 = ult %23, 94:i32
pc %24 1:i1
cand %17 0:i1
; RHS inferred successfully
%0:i32 = var
%1:i32 = or 32:i32, %0
%2:i32 = add 4294967199:i32, %1
%3:i1 = ult %2, 26:i32
%4:i32 = zext %3
%5:i1 = eq 127:i32, %4
%6:i32 = zext %5
%7:i1 = ult %4, 32:i32
%8:i32 = zext %7
%9:i32 = or %6, %8
%10:i32 = add 4294967248:i32, %9
%11:i1 = ult %10, 10:i32
%12:i32 = zext %11
%13:i32 = add 4294967263:i32, %12
%14:i1 = ult %13, 94:i32
%15:i32 = zext %14
%16:i32 = add 4294967199:i32, %15
%17:i1 = ult %16, 26:i32
%18:i32 = zext %17
%19:i32 = add 4294967248:i32, %18
%20:i1 = ult %19, 10:i32
%21:i32 = zext %20
%22:i1 = eq 0:i32, %21
pc %22 1:i1
%23:i32 = add 4294967263:i32, %18
%24:i1 = ult %23, 94:i32
pc %24 1:i1
%25:i32 = or 32:i32, %18
cand %25 0:i32
; RHS inferred successfully
%0:i32 = var
%1:i32 = or 32:i32, %0
%2:i32 = add 4294967199:i32, %1
%3:i1 = ult %2, 26:i32
%4:i32 = zext %3
%5:i1 = eq 127:i32, %4
%6:i32 = zext %5
%7:i1 = ult %4, 32:i32
%8:i32 = zext %7
%9:i32 = or %6, %8
%10:i32 = add 4294967248:i32, %9
%11:i1 = ult %10, 10:i32
%12:i32 = zext %11
%13:i32 = add 4294967263:i32, %12
%14:i1 = ult %13, 94:i32
%15:i32 = zext %14
%16:i32 = add 4294967199:i32, %15
%17:i1 = ult %16, 26:i32
%18:i32 = zext %17
%19:i32 = add 4294967248:i32, %18
%20:i1 = ult %19, 10:i32
%21:i32 = zext %20
%22:i1 = eq 0:i32, %21
pc %22 1:i1
%23:i32 = add 4294967263:i32, %18
%24:i1 = ult %23, 94:i32
pc %24 1:i1
%25:i32 = or 32:i32, %18
%26:i32 = add 4294967199:i32, %25
cand %26 0:i32
; RHS inferred successfully
%0:i32 = var
%1:i32 = or 32:i32, %0
%2:i32 = add 4294967199:i32, %1
%3:i1 = ult %2, 26:i32
%4:i32 = zext %3
%5:i1 = eq 127:i32, %4
%6:i32 = zext %5
%7:i1 = ult %4, 32:i32
%8:i32 = zext %7
%9:i32 = or %6, %8
%10:i32 = add 4294967248:i32, %9
%11:i1 = ult %10, 10:i32
%12:i32 = zext %11
%13:i32 = add 4294967263:i32, %12
%14:i1 = ult %13, 94:i32
%15:i32 = zext %14
%16:i32 = add 4294967199:i32, %15
%17:i1 = ult %16, 26:i32
%18:i32 = zext %17
%19:i32 = add 4294967248:i32, %18
%20:i1 = ult %19, 10:i32
%21:i32 = zext %20
%22:i1 = eq 0:i32, %21
pc %22 1:i1
%23:i32 = add 4294967263:i32, %18
%24:i1 = ult %23, 94:i32
pc %24 1:i1
%25:i32 = or 32:i32, %18
%26:i32 = add 4294967199:i32, %25
%27:i1 = ult %26, 26:i32
cand %27 0:i1
; RHS inferred successfully
%0:i32 = var
%1:i32 = or 32:i32, %0
%2:i32 = add 4294967199:i32, %1
%3:i1 = ult %2, 26:i32
%4:i32 = zext %3
%5:i1 = eq 127:i32, %4
%6:i32 = zext %5
%7:i1 = ult %4, 32:i32
%8:i32 = zext %7
%9:i32 = or %6, %8
%10:i32 = add 4294967248:i32, %9
%11:i1 = ult %10, 10:i32
%12:i32 = zext %11
%13:i32 = add 4294967263:i32, %12
%14:i1 = ult %13, 94:i32
%15:i32 = zext %14
%16:i32 = add 4294967199:i32, %15
%17:i1 = ult %16, 26:i32
%18:i32 = zext %17
%19:i32 = add 4294967248:i32, %18
%20:i1 = ult %19, 10:i32
%21:i32 = zext %20
%22:i1 = eq 0:i32, %21
pc %22 1:i1
%23:i32 = add 4294967263:i32, %18
%24:i1 = ult %23, 94:i32
pc %24 1:i1
%25:i32 = or 32:i32, %18
%26:i32 = add 4294967199:i32, %25
%27:i1 = ult %26, 26:i32
%28:i32 = zext %27
%29:i1 = ne 0:i32, %28
cand %29 0:i1
; RHS inferred successfully
%0:i1 = eq 0:i32, 0:i32
cand %0 1:i1
; RHS inferred successfully
%0:i1 = eq 0:i32, 0:i32
cand %0 1:i1
; RHS inferred successfully
%0:i32 = and 0:i32, 1:i32
cand %0 0:i32
; RHS inferred successfully
%0:i32 = sub 0:i32, 10:i32
cand %0 4294967286:i32
; RHS inferred successfully
%0:i32 = shl 0:i32, 4:i32
cand %0 0:i32
; RHS inferred successfully
%0:i32 = or 0:i32, 128:i32
cand %0 128:i32
; RHS inferred successfully
%0:i32 = or 0:i32, 524288:i32
cand %0 524288:i32
; RHS inferred successfully
%0:i32 = or 0:i32, 64:i32
cand %0 64:i32
; RHS inferred successfully
%0:i32 = or 0:i32, 512:i32
cand %0 512:i32
; RHS inferred successfully
%0:i32 = or 0:i32, 1024:i32
cand %0 1024:i32
; RHS inferred successfully
%0:i1 = ule 4294963200:i32, 0:i32
cand %0 0:i1
; RHS inferred successfully
%0:i1 = ule 4294963200:i32, 0:i32
pc %0 1:i1
%1:i32 = sub 0:i32, 0:i32
cand %1 0:i32
; RHS inferred successfully
%0:i32 = var
%1:i1 = eq 0:i32, %0
pc %1 1:i1
%2:i1 = slt 0:i32, 0:i32
cand %2 0:i1
; RHS inferred successfully
%0:i1 = slt 0:i32, 1:i32
cand %0 1:i1
; RHS inferred successfully
%0:i1 = slt 0:i32, 0:i32
cand %0 0:i1
; RHS inferred successfully
%0:i1 = sle 0:i32, 0:i32
cand %0 1:i1
; RHS inferred successfully
%0:i1 = ne 0:i32, 0:i32
pc %0 1:i1
%1:i32 = var
%2:i32 = add 8:i32, %1
cand %2 0:i32
; RHS inferred successfully
%0:i1 = ne 0:i32, 0:i32
pc %0 1:i1
%1:i32 = var
%2:i32 = add 8:i32, %1
cand %2 0:i32
; RHS inferred successfully
%0:i1 = ne 0:i32, 0:i32
pc %0 1:i1
%1:i32 = var
%2:i32 = add 8:i32, %1
cand %2 0:i32
; RHS inferred successfully
%0:i32 = xor 0:i32, 1:i32
cand %0 1:i32
; RHS inferred successfully
%0:i32 = xor 0:i32, 1:i32
%1:i32 = and 1:i32, %0
cand %1 1:i32
; RHS inferred successfully
%0:i32 = xor 0:i32, 1:i32
%1:i32 = and 1:i32, %0
cand %1 1:i32
; RHS inferred successfully
%0:i32 = xor 0:i32, 1:i32
%1:i32 = and 1:i32, %0
cand %1 1:i32
; RHS inferred successfully
%0:i32 = xor 0:i32, 1:i32
%1:i32 = and 1:i32, %0
cand %1 1:i32
; RHS inferred successfully
%0:i32 = add 0:i32, 1:i32
cand %0 1:i32
; RHS inferred successfully
%0:i1 = eq 0:i32, 4294967295:i32
cand %0 0:i1
; RHS inferred successfully
%0:i1 = eq 0:i32, 4294967295:i32
pc %0 1:i1
%1:i32 = var
%2:i32 = add 8:i32, %1
cand %2 0:i32
; RHS inferred successfully
%0:i1 = eq 0:i32, 4294967295:i32
pc %0 1:i1
%1:i32 = var
%2:i32 = add 8:i32, %1
cand %2 0:i32
; RHS inferred successfully
%0:i1 = eq 0:i32, 4294967295:i32
pc %0 1:i1
%1:i32 = var
%2:i32 = add 8:i32, %1
cand %2 0:i32
; RHS inferred successfully
%0:i32 = add 0:i32, 1:i32
cand %0 1:i32
; RHS inferred successfully
%0:i32 = add 0:i32, 1:i32
cand %0 1:i32
; RHS inferred successfully
%0:i32 = or 0:i32, 2:i32
cand %0 2:i32
; RHS inferred successfully
%0:i32 = add 0:i32, 1:i32
cand %0 1:i32
; RHS inferred successfully
%0:i32 = add 0:i32, 1:i32
cand %0 1:i32
; RHS inferred successfully
%0:i32 = add 0:i32, 1:i32
cand %0 1:i32
; RHS inferred successfully
%0:i32 = add 0:i32, 1:i32
cand %0 1:i32
; RHS inferred successfully
%0:i32 = add 0:i32, 1:i32
cand %0 1:i32
; RHS inferred successfully
%0:i32 = or 0:i32, 2:i32
cand %0 2:i32
; RHS inferred successfully
%0:i32 = add 0:i32, 1:i32
cand %0 1:i32
; RHS inferred successfully
%0:i32 = add 0:i32, 1:i32
cand %0 1:i32
; RHS inferred successfully
%0:i32 = add 0:i32, 1:i32
cand %0 1:i32
; RHS inferred successfully
%0:i32 = or 0:i32, 2:i32
cand %0 2:i32
; RHS inferred successfully
%0:i32 = or 0:i32, 2:i32
cand %0 2:i32
; RHS inferred successfully
%0:i32 = add 0:i32, 1:i32
cand %0 1:i32
; RHS inferred successfully
%0:i32 = add 0:i32, 1:i32
cand %0 1:i32
; RHS inferred successfully
%0:i32 = add 0:i32, 1:i32
cand %0 1:i32
; RHS inferred successfully
%0:i32 = add 0:i32, 4294967295:i32
cand %0 4294967295:i32
Sign up for free to join this conversation on GitHub. Already have an account? Sign in to comment