comparador 1 bit verilog

comparador1bit_verilog.v

module comparador1bit_verilog(
	//declaración de entradas y salidas
	input wire A, B;
	output wire eq
);
	//declaración de señales internas
	wire p0, p1;

	//comportamiento del módulo
	assign eq= p0 | p1;
	assign p0= ~A & ~B;
	assign p1= A & B;

endmodule