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View strings_from_svg.rb
require 'nokogiri'
xml = Nokogiri::XML($stdin)
texts = xml.xpath('//xmlns:text')
texts.each{|text|
str = ""
text.xpath('xmlns:tspan').each{|n|
str += n.text
}
puts str
@miyo
miyo / README.md
Last active Nov 5, 2020
Resources to build u-boot and Linux for Eclypse-Z7
View README.md

Build U-boot

$ wget https://gist.githubusercontent.com/miyo/b36f38354a634d5801b4921423b1b120/raw/fbb97f5d2daf941e5d8a7a9a58bd1091196cdfb2/u-boot.diff
$ git clone git://git.denx.de/u-boot.git
$ cd u-boot
$ git checkout -b v2017.11 refs/tags/v2017.11
$ patch -p1 ../u-boot.diff
$  make ARCH=arm zynq_eclypsez7_defconfig
$ make -j8 ARCH=arm CROSS_COMPILE=arm-linux-gnueabihf- all
@miyo
miyo / vivado_util.rb
Created Nov 4, 2020
Vivadoのプロジェクトを作るRubyスクリプト
View vivado_util.rb
require 'tempfile'
class Vivado
def self.BUILD; :BUILD; end
def self.CONFIG; :CONFIG; end
def initialize(dir="prj", name="top", top=nil, kind=Vivado.BUILD)
@dir = dir
@name = name
@miyo
miyo / search_lan_cable.py
Last active Jul 7, 2020
A simple web scraping example
View search_lan_cable.py
# THIS IS AN EXAMPLE SCRIPT OF WEB SCRAPING
# DO NOT ATACK THE WEB SITE
import requests
from bs4 import BeautifulSoup
import re
import sys
import urllib
if len(sys.argv) < 2:
@miyo
miyo / bram_to_fifo.sv
Last active May 29, 2020
ACRiブログ "FPGA をもっと活用するために IP コアを使ってみよう (5)" のコードスニペット
View bram_to_fifo.sv
`default_nettype none
module bram_to_fifo
(
input wire CLK,
input wire RST,
output logic WE,
output logic [7:0] DATA_IN,
@miyo
miyo / bram_copy.v
Created May 25, 2020
PYNQ を使って Python で手軽に FPGA を活用 (5) のコードスニペット
View bram_copy.v
`default_nettype none
module bram_copy
(
input wire clk,
input wire resetn,
output wire clk_0,
output wire rst_0,
output wire en_0,
@miyo
miyo / bram_example_top.sv
Created May 23, 2020
ACRiブログ "FPGA をもっと活用するために IP コアを使ってみよう (4)" のコードスニペット
View bram_example_top.sv
`default_nettype none
module bram_example_top (
input wire CLK,
input wire RST,
output logic DATA_OUT
);
logic [7:0] DATA_IN;
logic WE;
@miyo
miyo / clk_wiz_0.xci
Created May 7, 2020
ACRiブログ "FPGA をもっと活用するために IP コアを使ってみよう (3)" のコードスニペット - その2
View clk_wiz_0.xci
<?xml version="1.0" encoding="UTF-8"?>
<spirit:design xmlns:xilinx="http://www.xilinx.com" xmlns:spirit="http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009" xmlns:xsi="http://www.w3.org/2001/XMLSchema-instance">
<spirit:vendor>xilinx.com</spirit:vendor>
<spirit:library>xci</spirit:library>
<spirit:name>unknown</spirit:name>
<spirit:version>1.0</spirit:version>
<spirit:componentInstances>
<spirit:componentInstance>
<spirit:instanceName>clk_wiz_0</spirit:instanceName>
<spirit:componentRef spirit:vendor="xilinx.com" spirit:library="ip" spirit:name="clk_wiz" spirit:version="6.0"/>
@miyo
miyo / serial_send.sv
Created May 7, 2020
ACRiブログ "FPGA をもっと活用するために IP コアを使ってみよう (3)" のコードスニペット - その1
View serial_send.sv
module serial_send (
input logic CLK, RST,
output logic DATA_OUT,
output logic BUSY);
parameter WAIT_DIV = 868; // 100 MHz / 115.2 kbps
localparam WAIT_LEN = $clog2(WAIT_DIV);
(* KEEP *) logic [7:0] DATA_IN;
(* KEEP *) logic WE;
@miyo
miyo / counter.sv
Created May 6, 2020
Verilatorでvcdファイルを生成する (http://zipcpu.com/blog/2017/06/21/looking-at-verilator.html を 試してみる)
View counter.sv
module counter
(
input wire clk,
input wire reset,
output wire q
);
logic [31:0] d = 32'h0;
assign q = d[20];