top.sv generate example

top.sv

// top.sv
module my_module (
    input i_clk,
    output o_clk
);
endmodule

module top (
  input logic i_clk,
  output logic [1:0] o_clks
);

  genvar i;
  generate
    for (i=0; i<2; i++) begin : generate_test
      my_module my_module_inst (
        .i_clk(i_clk),
        .o_clk(o_clks[i])
      );  
    end : generate_test
  endgenerate
endmodule