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András Tóth tothandras

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`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 09:31:39 09/10/2013
// Design Name:
// Module Name: count_sec
// Project Name:
// Target Devices:
`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 10:30:49 09/10/2013
// Design Name:
// Module Name: rategen
// Project Name:
// Target Devices:
`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer: M.Yasir
// Create Date: 13:55:43 02/11/2011
// Design Name:
// Module Name: UART_Tx
// Project Name:
// Target Devices:
@tothandras
tothandras / uart_transmitter.v
Last active December 24, 2015 18:29
`timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Engineers: Toth Andras / Szell Andras // // Create Date: 11:42:27 10/06/2013 // Module Name: uart // Project Name: MeresLabor1 HF // Description: // Soros adó egység (UART) // // Realizálás: FPGA mérőpanelen // // A soros adó egység start é…
`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Engineers: Toth Andras / Szell Andras
//
// Create Date: 11:42:27 10/06/2013
// Module Name: uart
// Project Name: MeresLabor1 HF
// Description:
// Soros adó egység (UART)
//
`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Engineers: Toth Andras / Szell Andras
//
// Create Date: 11:42:27 10/06/2013
// Module Name: uart
// Project Name: MeresLabor1 HF
// Description:
// Soros adó egység (UART)
@tothandras
tothandras / spi_temp.v
Created October 8, 2013 18:38
spi_temp 3. mereslaboron
`timescale 1ns / 1ps
module spi_temp(
input clk,
input rst,
output cs,
output sck,
input so,
output [12:0] temp,
output DBG_CS,
#
#Edition of used I/O line:
# #NET "" --> NET "Signal_name"
# #NET "" --> NET "Signal_name<i>"
#
# FPGA system clock:
#-------------------
# Signal FPGA Comment
/*
* fordit.c
* Egész számokat olvas be egy listába, majd fordított
* sorrendben kiírja azokat.
*
*/
#include <iostream>
using namespace std;
;***************************************************************
;* Feladat:
;* Rövid leírás:
;
;* Szerzõk:
;* Mérõcsoport: <merocsoport jele>
;
;***************************************************************
;* "AVR ExperimentBoard" port assignment information:
;***************************************************************
;***************************************************************
;* Feladat: LED léptetése
;* Rövid leírás:
;
;* Szerzők: Tóth András
;* Mérőcsoport: CDE10
;
;***************************************************************
;* "AVR ExperimentBoard" port assignment information:
;***************************************************************